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关于FPGA的时钟分频问题

时间:2012-11-30 11:27来源:csdn 作者:ok_wolf 点击:
关于FPGA的时钟分频问题 在FPGA里面,关于时钟分频,可以通过锁相环来实现,但是,锁相环的分频系统受到一定的限制(根据所用的FPGA芯片不同,所受到的限制也不一样),不能随心所
  

关于FPGA的时钟分频问题

在FPGA里面,关于时钟分频,可以通过锁相环来实现,但是,锁相环的分频系统受到一定的限制(根据所用的FPGA芯片不同,所受到的限制也不一样),不能随心所欲的按照自己的想法来分频。所以,我们可以自己写一个分频的程序,当然,能够达到分频的效果,只是精度并没有像PLL的那么高,但是,对于一般的应用还是可以的

具体的Verilog HDL语言实现如下:

这种分频,所实现的时钟输出的占空比就是50%的。

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  1. always @(posedge clk_50MHz or negedge reset_n)  
  2. begin  
  3.     if (reset_n == 1'b0)  
  4.     begin  
  5.         count <= 10'd0;  
  6.     end  
  7.     else  
  8.     begin  
  9.         count <= count + 10'd1;  
  10.         if (count == 10'd25)  
  11.         begin  
  12.             clk_1MHz <= clk_1MHz + 1'd1;  
  13.             count <= 10'd0;  
  14.         end  
  15.     end  
  16. end  

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